| 《VHDL数字系统设计》：简明、系统地讲NwlDL设计方法跳出单纯的语句、语法介绍适合电子信息工程、通信工程、自动化等专业优秀技术实训教程 |
| 第1章 概论1.1 数字集成电路分类1.1.1 按生产工艺分类1.1.2 按生产目.的分类1.1.3 按制造方法分类1.2 可编程逻辑器件简介1.2.1 PLD的分类1.2.2 PLD的发展历程1.3 数字系统的设计工具与设计流程1.3.1 数字系统设计自动化技术的发展历程1.3.2 、数字系统的设计流程1.4 知识产权核(Core，IP Core)1.5 数字系统设计中的其他问题1.5.1 优化设计1.5.2 时钟信号与复位信号设计1.5.3 数字系统的可观察性设计1.6 本章小结1.7 习题第2章 硬件描述语言VHDL入门2.1 VHDL的由来2.2 位全加器的描述实例2.3 基本的VHDL模型结构2.3.1 设计实体2.3.2 实体声明2.3.3 结构体2.4 VHDL标识符2.4.1 基本标识符2.4.2 扩展标识符2.5 VHDL对象2.6 VHDL数据类型和子类型2.6.1 文字2.6.2 标量类型2.6.3 复合类型2.6.4 子类型2.6.5 类型转换2.7 属性2.8 运算符与聚合赋值2.8.1 算术运算符2.8.2 逻辑运算符2.8.3 关系运算符2.8.4.连接运算符2.8.5 聚合赋值2.9 本章小结2.1 0习题第3章 VHDL基本语句3.1 仿真与延迟3.1.1 仿真△机制3.1.2 延迟3.2 进程语句与WAIT语句3.2.1 进程语句3.2.2 WAIT语句3.3 顺序语句3.3.1 变量赋值语句3.3.2 信号赋值语句3.3.3多驱动源信号——决断信号3.3.4 IF语句3.3.5 CASE语句3.3.6 NULL语句3.3.7 I+OOP语句3.3.8 NEXq语句与EXIT语句3.3.9 过程调用语句与RETLJRN语句3.3.1 0断言语句与REPORT语句3.4 并行语句3.4.1 块语句3.4.2 并行信号赋值语句3.4.3 并行过程调用语句3.4.4 并行断言语句3.4.5 元件例化语句3.4.6 生成语句3.5 本章小结3.6 习题第4章 VHDL.深入4.1 子程序4.1.1 函数4.1.2 过程4.2 程序包和设计库4.2.1 程序包4.2.2 预定义程序包4.2.3 十字路口交通信号灯控制器4.3 重载4.3.1 子程序重载4.3.2 运算符重载4.4 决断信号与决断函数4.4.1 决断信号的声明4.4.2 决断函数4.5 配置4.5.1 默认连接和默认配置4.5.2 己件配置4.5.3 结构体中声明的元件配置4.5.4 块的配置4.6 本章小结4.7 习题第5章 VHDL 描述的实现5.1 EDA集成软件QuartusII5.1.1 安装QuartusII5.1.2 设置授权文件路径5.2 VHDL描述的硬件实现5.2.1 创建工程项目文件5.2.2 输入设计文件5.2.3 器件设置5.2.4 编译设计项目5.2.5 仿真设计项目5.2.6 下载编程5.3 本章小结第6章 典型电路描述实例6.1 组合逻辑电路描述实例6.1.1 BCD码——7段LED显示译码器6.1.2 4位数值比较器6.1.3 双4位缓冲器6.1.4 8位双向缓冲器6.2 触发器描述实例6.2.1 主从式J.K触发器6.2.2 D触发器6.3 时序逻辑电路描述实例6.3.1 整数分频器6.3.2 串行输入、并行输出移位寄存器6.3.3 并行输入、串行输出移位寄存器6.3.4 单脉冲发生器6.3.5 波形发生器6.3.6 HDB3编码器6.4 本章小结第7章 常用程序包7.1 STD库中的程序包7.1.1 标准程序包STANDARD7.1.2 文本输入／输出程序包TEXTIO7.2 IEEEVHDL 库中的常用程序包7.2.1 标准逻辑程序包STDLOGIC11647.2.2 标准逻辑算术程序包STDLOGICARITH7.2.3 标准逻辑无符号数组扩展程序包STDLOGICUNSIGNED7.2.4 标准逻辑带符号数组扩展程序包STDLOGICSIGNED7.3 本章小结附录A VHDL保留字附录B VHDL预定义属性B.1 类型和子类型的属性B.2 数组的属性B.3 其值为信号值的属性B.4 其值与信号有关的属性B.5 为块和设计实体声明的属性参考文献. |
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