Verilog HDL数字系统设计：原理、实例及仿真

.4．6分支语句
4．7循环语句
第5章结构级建模方法
5．1 verilog hdl内置基元
5．2用户定义原语(udp)
5．3模块的调用
5．4行为描述和结构描述的混合使用
第6章任务、函数及其他
6．1任务
6．2函数
6．3预处理指令
6．4系统任务和函数
第二部分基础单元电路设计实例
第7章门电路设计与实现
7．1基本门电路
7．2组合门电路
7．3三态门电路
7．4双向总线缓冲器
第8章常用组合逻辑电路设计
8．1编码器
8．2译码器
8．3数据选择器和数据分配器
8．4数据比较器
8．5奇偶产生／校验器
第9章常用时序逻辑电路设计
9．1触发器
9．2计数器
9．3寄存器
9．4分频器
第三部分数字系统设计实例
第10章综合应用实例
10．1交通灯控制系统
10．2多功能数字钟
10．3乐曲播放器
10．4vga控制器
第11章模型机设计
11．1模型机概述
11．2msccpu简介
11．3risccpu指令系统设计
11．4risccpu的数据通路图
11．5指令流程设计
11．6cpu内部各功能模块的设计与实现
11．7msccpu设计
11．8模型机的组成
第四部分quartusⅱ和verilog仿真
第12章qhanhsⅱ功能及应用
12．1quartusⅱ软件简介及特点
12．2 quartusⅱ软件开发流程
12．3quartusⅱ软件的使用
12．4lpm宏功能模块与ip核的应用
12．5signaltapⅱ嵌入式逻辑分析仪的使用
第13章modelsim仿真工具
13．1modelsim概述
13．2设计输入
13．3设计testbench
13．4设计验证与仿真
13．5modelsim的调试
13．6相关文件介绍
参考文献