(特价书)数字设计原理与实践（原书第3版）

.2.3 常用按位计数制的转换20
2.4 非十进制数的加法和减法21
2.5 负数的表示23
2.5.1 符号－数值表示法23
2.5.2 补码数制24
2.5.3 基数补码表示法24
2.5.4 二进制补码表示法25
*2.5.5 基数减1补码表示法26
*2.5.6 二进制反码表示法26
*2.5.7 余码表示法26
2.6 二进制补码的加法和减法27
2.6.1 加法规则27
2.6.2 图示法27
2.6.3 溢出28
2.6.4 减法规则28
2.6.5 二进制补码与无符号二进制数29
*2.7 二进制反码加法和减法30
*2.8 二进制乘法31
*2.9 二进制除法32
2.10 十进制数的二进制编码33
2.11 葛莱码34
*2.12 字符编码36
2.13 动作、条件和状态的编码37
*2.14 n维体与距离38
*2.15 检错码和纠错码39
2.15.1 检错码40
2.15.2 纠错码与多重检错码41
2.15.3 汉明码42
2.15.4 循环冗余校验码44
2.15.5 二维码44
2.15.6 校验和码45
2.15.7 n中取m码46
2.16 用于串行数据传输与存储的编码46
2.16.1 并行/串行数据46
*2.16.2 串行线路编码47
参考资料49
训练题50
练习题51
第3章 数字电路55
3.1 逻辑信号与门电路55
3.2 逻辑系列58
3.3 cmos逻辑59
3.3.1 cmos逻辑电平60
3.3.2 mos晶体管60
3.3.3 基本的cmos反相器电路61
3.3.4 cmos“与非门”和“或非门”62
3.3.5 扇入64
3.3.6 非反相门64
3.3.7 cmos“与或非”门和“或与
非”门65
3.4 cmos电路的电气特性67
3.4.1 概述67
3.4.2 数据表和规格说明68
3.5 cmos稳态电气特性69
3.5.1 逻辑电平和噪声容限69
3.5.2 带电阻性负载的电路特性71
3.5.3 非理想输入时的电路特性74
3.5.4 扇出76
3.5.5 负载效应76
3.5.6 不用的输入端77
3.5.7 电流尖峰和去耦电容器77
3.5.8 如何毁坏cmos器件78
3.6 cmos动态电气特性78
3.6.1 转换时间79
3.6.2 传播延迟83
3.6.3 功率损耗84
3.7 其他cmos输入和输出结构85
3.7.1 传输门85
3.7.2 施密特触发器输入85
3.7.3 三态输出87
*3.7.4 漏极开路输出88
*3.7.5 驱动发光二极管89
*3.7.6 多源总线90
*3.7.7 线连逻辑91
*3.7.8 上拉电阻91
3.8 cmos逻辑系列93
3.8.1 hc和hct93
3.8.2 vhc和vhct94
3.8.3 hc、hct、vhc和vhct的电气
特性94
*3.8.4 fct和fct-t98
*3.8.5 fct-t的电气特性98
3.9 双极逻辑99
3.9.1 二极管100
3.9.2 二极管逻辑101
3.9.3 双极结型晶体管103
3.9.4 晶体管逻辑反相器105
3.9.5 肖特基晶体管106
3.10 晶体管－晶体管逻辑107
3.10.1 基本ttl型与非门107
3.10.2 逻辑电平和噪声容限109
3.10.3 扇出110
3.10.4 不用的输入端112
3.10.5 其他的ttl门类型113
3.11 ttl系列114
3.11.1 早期的ttl系列114
3.11.2 肖特基ttl系列115
3.11.3 ttl系列的特性115
3.11.4 一个ttl数据表115
*3.12 cmos/ttl接口117
*3.13 低电压cmos逻辑和接口118
*3.13.1 3.3 v lvttl和lvcmos逻辑118
*3.13.2 5 v 容许输入119
*3.13.3 5 v 容许输出120
*3.13.4 ttl/lvttl接口小结120
*3.13.5 2.5 v 和1.8 v 逻辑120
*3.14 发射极耦合逻辑121
*3.14.1 基本cml电路121
*3.14.2 ecl 10k/10h系列123
*3.14.3 ecl 100k系列124
3.14.4 正ecl (pecl)124
参考资料126
训练题127
练习题130
第4章 组合逻辑设计原理135
4.1 开关代数136
4.1.1 公理136
4.1.2 单变量定理138
4.1.3 二变量和三变量定理138
4.1.4 n变量定理139
4.1.5 对偶性141
4.1.6 逻辑函数的标准表示法143
4.2 组合电路分析145
4.3 组合电路的综合149
4.3.1 电路描述与设计149
4.3.2 电路处理151
4.3.3 组合电路最小化153
4.3.4 卡诺图154
4.3.5 最小化“积之和”表达式155
4.3.6 简化“和之积”表达式161
*4.3.7 “无关”输入组合161
*4.3.8 多输出函数的最小化162
*4.4 程序化的最小化方法164
*4.4.1 乘积项的表示164
*4.4.2 通过组合乘积项求主蕴含项167
*4.4.3 用主蕴含项表求最小覆盖168
*4.4.4 其他最小化方法170
*4.5 定时冒险170
*4.5.1 静态冒险170
*4.5.2 利用卡诺图发现静态冒险171
*4.5.3 动态冒险172
*4.5.4 设计无冒险电路173
4.6 abel硬件描述语言173
4.6.1 abel程序结构173
4.6.2 abel编译器操作175
4.6.3 when语句和等式块176
4.6.4 真值表179
4.6.5 范围、集合和关系180
*4.6.6 无关项输入181
4.6.7 测试向量182
4.7 vhdl硬件描述语言184
4.7.1 设计流程184
4.7.2 程序结构186
4.7.3 类型和常量189
4.7.4 函数和过程192
4.7.5 库和包194
4.7.6 结构化设计元素196
4.7.7 数据流设计元素199
4.7.8 行为设计元素201
4.7.9 时间尺度与模拟205
4.7.10 综合206
参考资料207
训练题209
练习题211
第5章 组合逻辑设计实践217
5.1 文档标准217
5.1.1 方框图219
5.1.2 门的符号220
5.1.3 信号名和有效电平221
5.1.4 引脚的有效电平222
5.1.5 “圈到圈”逻辑设计223
5.1.6 绘制布局图226
5.1.7 总线228
5.1.8 附带的图示信息229
5.2 电路定时229
5.2.1 定时图230
5.2.2 传播延迟232
5.2.3 定时规格说明232
5.2.4 定时分析235
5.2.5 定时分析工具235
5.3 组合型pld235
5.3.1 可编程逻辑阵列235
5.3.2 可编程阵列逻辑器件237
5.3.3 通用阵列逻辑器件240
*5.3.4 双极型pld电路240
*5.3.5 cmos型 pld电路242
*5.3.6 器件编程与测试244
5.4 译码器245
5.4.1 二进制译码器245
5.4.2 大规模元件的逻辑符号246
5.4.3 双2-4译码器74x139247
5.4.4 3-8译码器74x138249
5.4.5 级联二进制译码器250
5.4.6 用abel和pld实现译码器251
5.4.7 用vhdl实现译码器256
5.4.8 七段译码器260
5.5 编码器263
5.5.1 优先编码器263
5.5.2 优先级编码器74x148264
5.5.3 用abel和pld实现编码器267
5.5.4 用vhdl实现编码器269
5.6 三态器件269
5.6.1 三态缓冲器270
5.6.2 标准ssi和msi三态缓冲器271
5.6.3 用abel和pld实现三态输出274
*5.6.4 用vhdl实现三态输出276
5.7 多路复用器279
5.7.1 标准msi多路复用器280
5.7.2 扩展多路复用器282
5.7.3 多路复用器、多路分配器和总线284
5.7.4 用abel和pld实现多路复用器285
5.7.5 用vhdl实现多路复用器288
5.8 异或门和奇偶校验电路289
5.8.1 异或门和异或非门289
5.8.2 奇偶校验电路291
5.8.3 9位奇偶校验发生器74x280291
5.8.4 奇偶校验的应用292
5.8.5 用abel和pld实现异或门和奇偶
校验电路293
5.8.6 用vhdl实现异或门和奇偶校验
电路294
5.9 比较器296
5.9.1 比较器结构296
5.9.2 迭代电路297
5.9.3 迭代比较器电路298
5.9.4 标准msi比较器298
5.9.5 用abel和pld实现比较器301
5.9.6 用vhdl实现比较器302
*5.10 加法器、减法器和alu304
*5.10.1 半加器和全加器304
*5.10.2 串行进位加法器304
*5.10.3 减法器305
*5.10.4 先行进位加法器307
*5.10.5 msi加法器308
*5.10.6 msi算术逻辑单元310
*5.10.7 组间先行进位312
*5.10.8 用abel和pld实现加法器314
*5.10.9 用vhdl实现加法器315
*5.11 组合乘法器316
*5.11.1 组合乘法器的结构316
*5.11.2 用abel和pld实现乘法318
*5.11.3 用vhdl实现乘法319
参考资料323
训练题324
练习题326
第6章 组合电路设计实例333
6.1 构件式设计举例333
6.1.1 桶式移位器333
6.1.2 简单浮点编码器335
6.1.3 双优先级编码器337
6.1.4 级联比较器338
6.1.5 关模比较器340
6.2 使用abel和pld的设计举例342
6.2.1 桶式移位器342
6.2.2 简单浮点编码器344
6.2.3 双优先级编码器345
6.2.4 级联比较器347
6.2.5 关模比较器348
6.2.6 “1”计数器351
6.2.7 三子棋游戏352
6.3 使用vhdl的设计举例358
6.3.1 桶式移位器358
6.3.2 简单浮点编码器364
6.3.3 双优先级编码器367
6.3.4 级联比较器369
6.3.5 关模比较器370
6.3.6 “1”计数器371
6.3.7 三子棋游戏374
练习题379
第7章 时序逻辑设计原理381
7.1 双稳态元件382
7.1.1 数字分析382
7.1.2 模拟分析383
7.1.3 亚稳态特性383
7.2 锁存器与触发器384
7.2.1 s-r锁存器385
7.2.2 s- -r- 锁存器386
7.2.3 具有使能端的s-r锁存器387
7.2.4 d锁存器388
7.2.5 边沿触发式d触发器389
7.2.6 具有使能端的边沿触发式d触发器391
7.2.7 扫描触发器392
*7.2.8 主从式s-r触发器393
*7.2.9 主从式j-k触发器394
7.2.10 边沿触发式j-k- 触发器395
7.2.11 t触发器395
7.3 时钟同步状态机分析397
7.3.1 状态机的结构397
7.3.2 输出逻辑398
7.3.3 特征方程399
7.3.4 使用d触发器的状态机分析399
*7.3.5 使用j-k触发器的状态机分析405
7.4 时钟同步状态机设计407
7.4.1 状态表设计举例408
7.4.2 状态最小化411
7.4.3 状态赋值411
7.4.4 采用d触发器的综合414
*7.4.5 采用j-k触发器的综合416
7.4.6 采用d触发器的其他设计例子419
7.5 用状态图设计状态机422
*7.6 用转移表综合状态机427
*7.6.1 转移方程427
*7.6.2 激励方程428
*7.6.3 其他方法429
*7.6.4 状态机的实现429
*7.7 其他状态机设计举例430
*7.7.1 猜谜游戏430
*7.7.2 未用状态432
*7.7.3 输出编码状态赋值433
*7.7.4 “无关”状态编码434
*7.8 状态机的分解435
*7.9 反馈时序电路437
*7.9.1 分析437
*7.9.2 分析具有多个反馈回路的电路440
*7.9.3 竞争441
*7.9.4 状态表与流程表442
*7.9.5 cmos d触发器分析443
*7.10 反馈时序电路设计444
*7.10.1 锁存器444
*7.10.2 设计基本模式流程表446
*7.10.3 流程表的最小化448
*7.10.4 无竞争状态赋值法448
*7.10.5 激励方程450
*7.10.6 本质冒险451
*7.10.7 小结453
7.11 abel时序电路设计特性453
7.11.1 寄存型输出453
7.11.2 状态图455
*7.11.3 外部状态记忆459
*7.11.4 指定moore型输出459
*7.11.5 用with语句指定mealy型输出和
流水线输出460
7.11.6 测试向量462
7.12 vhdl时序电路设计特性464
7.12.1 反馈时序电路464
7.12.2 时钟电路465
参考资料466
训练题467
练习题471
第8章 时序逻辑设计实践479
8.1 时序电路文档标准479
8.1.1 一般要求479
8.1.2 逻辑符号479
8.1.3 状态机描述480
8.1.4 定时图及其规范481
8.2 锁存器和触发器484
8.2.1 ssi型锁存器和触发器484
*8.2.2 开关消抖485
*8.2.3 最简单的开关消抖电路485
*8.2.4 总线保持电路486
8.2.5 多位寄存器和锁存器487
8.2.6 用abel和pld实现寄存器和
锁存器490
8.2.7 用vhdl实现寄存器和锁存器493
8.3 时序型pld496
8.3.1 双极型时序pld496
8.3.2 时序型gal器件499
8.3.3 pld的定时规范503
8.4 计数器505
8.4.1 行波计数器506
8.4.2 同步计数器506
8.4.3 msi型计数器及应用507
8.4.4 二进制计数器状态的译码513
8.4.5 用abel和pld实现计数器514
8.4.6 用vhdl实现计数器516
8.5 移位寄存器519
8.5.1 移位寄存器结构519
8.5.2 msi移位寄存器521
8.5.3 世界上最大型移位寄存器的应用523
8.5.4 串/并转换525
8.5.5 移位寄存器计数器529
8.5.6 环形计数器529
*8.5.7 johnson计数器531
*8.5.8 线性反馈移位寄存器计数器533
8.5.9 用abel和pld实现移位寄存器536
8.5.10 用vhdl实现移位寄存器543
*8.6 迭代与时序电路546
8.7 同步设计方法548
8.7.1 同步系统结构548
8.7.2 同步系统设计举例550
8.8 同步设计中的障碍553
8.8.1 时钟偏移553
8.8.2 选通时钟556
8.8.3 异步输入557
8.9 同步器故障和亚稳定性559
8.9.1 同步器故障559
8.9.2 亚稳定性分辨时间560
8.9.3 可靠同步器设计560
8.9.4 亚稳定的定时分析561
8.9.5 较好的同步器562
8.9.6 其他同步器设计564
8.9.7 抗亚稳定的触发器565
8.9.8 同步高速数据传输566
参考资料574
训练题575
练习题577
第9章 时序电路设计实例583
9.1 使用abel和pld的设计实例583
9.1.1 基于pld的状态机定时及封装
考虑584
9.1.2 几个简单的状态机586
9.1.3 雷鸟车尾灯588
9.1.4 猜谜游戏589
9.1.5 改造交通灯控制器593
9.2 使用vhdl的设计实例595
9.2.1 几个简单的状态机596
9.2.2 雷鸟车尾灯602
9.2.3 猜谜游戏603
9.2.4 改造交通灯控制器605
练习题608
第10章 存储器、cpld和fpga611
10.1 只读存储器611
10.1.1 rom用于“随机”组合逻辑
函数612
*10.1.2 rom的内部结构613
*10.1.3 二维译码616
10.1.4 商用rom的类型618
10.1.5 rom的控制输入和定时620
10.1.6 rom的应用623
10.2 读/写存储器626
10.3 静态ram627
10.3.1 静态ram的输入和输出627
10.3.2 静态ram的内部结构628
10.3.3 静态ram的定时628
10.3.4 标准静态ram631
10.3.5 同步sram632
10.4 动态ram636
10.4.1 动态ram的结构636
10.4.2 动态ram的定时637
10.4.3 同步dram639
10.5 复杂可编程逻辑器件640
10.5.1 xilinx xc9500 cpld序列640
10.5.2 功能块体系结构642
10.5.3 输入/输出块体系结构644
10.5.4 开关矩阵644
10.6 现场可编程门阵列646
10.6.1 xilinx xc4000 fpga系列647
10.6.2 可配置逻辑块648
10.6.3 输入/输出块650
10.6.4 可编程内部连线651
参考资料653
训练题654
练习题654
第11章 实践中的附加课题657
11.1 计算机辅助设计工具657
11.1.1 硬件描述语言657
11.1.2 原理图捕捉658
11.1.3 定时图及其规范659
11.1.4 电路分析与模拟659
11.1.5 印制电路板布局661
11.2 可测试性设计662
11.2.1 测试662
11.2.2 引脚上和电路内的测试663
11.2.3 扫描方法665
11.3 数字系统可靠性评估666
11.3.1 故障率667
11.3.2 可靠性与mtbf668
11.3.3 系统可靠性668
11.4 传输线、反射与终接669
11.4.1 基本传输线理论669
11.4.2 逻辑信号互连作为传输线671
11.4.3 逻辑信号的终接673
参考资料674