数字系统设计基础

.　2．2．2　或非门
　2．2．3　与或非门
　2．2．4　异或门和异或非（同或）门
　2．2．5　正负逻辑
　2．3　集电极开路与非门和三状态与非门
　2．3．1　集电极开路与非门（()c门）
　2．3．2　三态与非门
　2．4　数字电路的分类、性能及器件名称的意义
　2．4．1　tml系列逻辑电路
　2．4．2　cm()s系列逻辑电路
　2．4．3　逻辑门电路使用中的几个实际问题
　2．4．4　常用的ttl逻辑门芯片
第3章　逻辑代数与逻辑函数化简
　3．1　逻辑代数的基本定律和规则
　3．1．1　逻辑代数的基本公式
　3．1．2　逻辑代数的基本规则
　3．2　逻辑函数的代数化简法
　3．2．1　逻辑函数与逻辑图
　3．2．2　逻辑函数的化简原则及化简方法
　3．3　逻辑函数的标准形式
　3．4　逻辑函数的卡诺留化简法
　3．4．1　卡诺图结构
　3．4．2　逻辑函数的卡诺图表示法
　3．4．3　逻辑函数的卡诺团化简法
　3．4．4　具有无关项的逻辑函数的化简
第4章　组合逻辑电路的分析与设计
　4．1　组合逻辑电路的分析
　4．2　组合逻辑电路的设计
　4．3　组合电路中的竞争与冒险
　4．3．1　竞争现象
　4．3．2　冒险现象
　4．3．3　冒险现象的消除
第5章　常见的组合逻辑电路
　5．1　编码器和译码器
　5．1．1　编码器
　5．1．2　译码器
　5．2　数据选择器
　5．2．1　数据选择器的工作原理
　5．2．2　数据选择器的应用
　5．3　算术运算电路
　5．3．1　半加器
　5．3．2　全加器
　5．4　奇偶校验器
　5．4．1　奇偶校验
　5．4．2　奇偶校验电路
　5．4．3　奇偶校验位的产生
第6章　触发器
　6．1　基本rs触发器
　6．1．1　基本rs触发器电路组成和工作原理
　6．1．2　逻辑功能描述
　6．2　钟控触发器
　6．2．1　钟控rs触发器
　6．2．2　钟控d触发器
　6. 2.　3　钟控　jk触发器
　6．2．4　钟控t触发器和　t'触发器
　6．2．5　钟控触发器的空翻现象
　6．3　触发器逻辑功能转换
　6．3．1　d触发器转换为其它逻辑功能的触发器
　6．3．2　jk触发器转换为其它逻辑功能的触发器
第7章　时序逻辑电路
　7．1　时序电路概述
　7．1．1　时序电路的特点
　7．1．2　时序电路的分类
　7．1．3　时序电路的描述方法
　7．2　同步时序电路分析
　7．2．1　同步时序电路的分析步骤
　7．2．2　同步时序电路的分析举例
　7．3　同步时序电路设计
　7．3．1　同步时序电路的设计步骤
　7．3．2　同步时序电路的设计举例
　7．4　异步时序电路
第8章　常用时序逻辑器件
　8．1　计数器
　8．1．1　同步计数器
　8．1．2　异步计数器
　8．2　寄存器
　8．2．1　基本寄存器
　8．2．2　移位寄存器
　8．3　序列信号产生器
第9章　脉冲产生电路和变换电路
　9．1　555定时电路
　9．1．1　电路组成
　9．1．2　功能描述
　9．2　多谐振荡器
　9．2．1　电路组成
　9．2．2　工作原理
　9．3　单稳态电路
　9．4　施密特电路
第2篇　数字系统设计基础
第10章　数字系统设计概述
　10．1　传统的系统硬件设计方法
　10．1．1　采用自下至上（bottom　up）的设计方法
　10．1．2　采用通用的逻辑元、器件
　10．1．3　在系统设计的后期进行仿真和调试
　10．1．4　主要设计文件是电原理图
　10．2　利用硬件描述语言（hdl）的硬件电路设计方法
　10．2．1　采用自上至下（top　down）的设计方法
　10．2．2　系统中可大量采用的asic芯片
　10．2．3　采用系统早期仿真
　10．2．4　降低了硬件电路设计难度
　10．2．5　主要设计文件是用hdl语言编写的源程序
第11章　vhdl语言描述数字系统的基本方法
　11．1　vhdl语言描述数字系统的基本方法
　11．1．1　vhdl语言描述电路的基本方法
　11．1．2　常数、变量、信号所描述的对象
　11．1．3　数据类型
　11．1．4　运算操作符
　11．2　属性（attribute）描述
　11．2．1　描述时钟边沿的属性'event
　11．2．2　描述数据范围的属性'range和'reverse－range
第12章　vhdl语言的基本设计单元
　12．1　vhdl语言的基本设计单元构成
　12．1．1　最基本的设计单元构成
　12．1．2　一个完整的设计单元构成
　12．1．3　设计单元中描述部分的命名规则和注释的标记
　12．2　构造体的子结构描述
　12．2．1　bl（）ck语句结构描述
　12．2．2　进程（pr（）cess）语句结构描述
　12．2．3　子程序（subpr（）gram）语句结构描述
　12．3　库、包集合及配置
　12．3．1　库
　12．3．2　包集合
　12．3．3　配置
第13章　vhdl语言构造体的描述方式
　13．1　构造作的行为描述方式
　13．1．1　代入语句
　13．1．2　延时语句
　13．1．3　多驱动器描述语句
　13. 1. 4　generic语句
　13．2　构造体的寄存器传输（rtl）描述方式
　13．2．1　rtl描述方式的特点
　13．2．2　使用rtl描述方式应注意的几个问题
　13．3　构造体的结构描述方式
　13．3．1　构造体结构描述的基本框架
　13．3．2　c（）mp（）nent语句
　13．3．3　c（）mp（）nent＿instant语句
第14章　vhdl语言的主要描述语句
　14．1　顺序描述语句
　14．1．1　wait语句
　14．1．2　断言（assert）语句
　14．1．3　信号代入语句
　14．1．4　变量赋值语句
　14．1．5　if语句
　14．1．6　case语句
　14. 1. 7　l（）（）p语句
　14．1．8　next语句
　14．1．9　exit语句
　14.　2　并发描述语句
　14．2．1　进程（pr（）cess）语句
　14．2．2　并发信号代入（concurrent　signal　assignment）语句
　14．2．3　条件信号代入（conditional　signal　assignment）语句
　14．2．4　选择信号代入（selective　signal　assignment）语句
　14．2．5　并发过程调用（concurrent　procedure　call）语句
　14．2．6　块（bl（）ck）语句
　14．2．7　generate语句
第15章　基本逻辑电路设计
　15．1　组合逻辑电路设计
　15．1．1　编码器和译码器
　15．1．2　数据选择器
　15．1．3　加法器
　15．1．4　奇偶校验电路
　15．1．5　三态门电路及总线缓冲器
　15．2　时序电路设计
　15．2．1　时钟信号和复位信号的描述
　15．2．2　触发器和锁存器
　15．2．3　寄存器
　15．2．4　计数器及序列信号发生器
第16章　vhdl语言程序的仿真、逻辑综合和下载
　16．1　仿真
　16．1．1　仿真输入信息的产生
　16．1．2　仿真模块的编写
　16．1．3　仿真
　16．1．4　不同级别的仿真要求
　16．2　逻辑综合
　16．2．1　rtl描述至术优化的布尔描述的转换
　16．2．2　布尔代化描述
　16．2．3　门级映射
　16. 3　vhdl程序模块的下载
　16．3．1　下载前的准备
　16．3．2　配置
　16．4　可编程逻辑器件介绍
　16．4．1　可编程逻辑器件分类
　16．4．2　可编程逻辑器件的几种典型结构
　16．4．3　fpga和cpld芯片介绍
习题
主要参考文献