精通Verilog HDL：IC设计核心技术实例详解

.1.4.5 元件库（library）
1.4.6 时序约束（timing constraints）
1.4.7 时钟信号综合 （synthesis for clock）
1.4.8 线路负载模型 （wire load model）
1.4.9 设计规则检查（design rule check,drc）
1.4.10 综合的原则
1.4.11 综合扫描电路（scan synthesis）
1.5 布局与布线（auto placement & route,ap&r）
1.5.1 布局的概念
1.5.2 floorplan
1.5.3 cut scan chain
1.5.4 pre-placement optimization
1.5.5 placement
1.5.6 placement optimization
1.5.7 cts(clock tree synthesis)
1.5.8 connect scan chain
1.5.9 post placement & cts optimization
1.5.10route
1.5.11 chip utilization
1.5.12 pad limited & core limited
1.6 标准延迟文件（standard delay format,sdf）
1.6.1 线路延迟（interconnect delay）
1.6.2 元件延迟（cell delay）
1.7 现场可编程门阵列（field programming gate array,fpga）
1.8 结构化asic（structural asic）
1.9 测试
1.9.良率（yield rate）/缺陷比例（defect levels）
1.9.2 测试的阶段
1.9.3 瑕疵（fault）
1.9.4 测试向量（test vector）
1.9.5 自动测试向量产生 （auto test pattern generation,atpg）
1.9.6 内存内建自我测试自动化（built-in self test,bist）
1.10 功率消耗（power consumption）
1.10.1 如何利用综合器综合出低功率消耗的电路
1.10.2 功耗计算
1.11 本章习题
第2章 硬件设计语言（hardware description language）
2.1 设计层次（design hierarchy）
2.2 模块（module）
2.3 端口声明（port declarations）
2.4 参数声明（parameter ddeclarations）
2.5 include directives
2.6 变量声明（variable decalarations）
2.7 管脚对应规则（port mapping rule）
2.8 输出输入管理脚规则（port connecting rule）
2.9 测试平台（test bench）
2.10 事件（event）
2.11 仿真器（simulator）
2.12 执行过程（executing procedure）
2.12.1 initial statement
2.12.2 always statement
2.13 波形（waveform）
2.14 空白与注释（space&comments）
2.15 数字单位（number of specification）
2.16 数值逻辑（value logic）
2.17 数据类型（data type）
2.17.1 接线（net）
2.17.2 寄存器（register）
2.17.3 整数与实数（integer&real）
2.17.4 时间（time）
2.17.5 参数（parameter）
2.17.6 数组（array）
2.17.7 存储器（memory）
2.17.8 字符串（string）
2.18 持续指定（continuous assignment）
2.19 运算符（operator）
2.19.1 位运算符（logical bit-wise operator）
2.19.2 逻辑运算符（logical operator）
2.19.3 等式运算符(equality operator)
2.19.4 关系运算符（relational operator）
2.19.5 移位运算符（shift operator）
2.19.6 缩减运算符（reduction operator）
2.19.7 算术运算符（arithmetic operator）
2.19.8 拼接运算符（concatenation operator）
2.19.9 条件运算符（conditional operator）
2.19.10 运算符的优先级
2.20 三态缓冲器及双向信号（tristate buffer & bidirectional signals）
2.21 设计实例
2.21.1 case1:3-8译器器
2.21.2 case2:bcd码/加3码转换器
2.21.3 case3:奇偶校验（parity check）
2.21.4 case4:算术逻辑单元（alu,arithmetic logic unit）
2.21.5 case5:nrzi编码
2.22 本章习题
第3章 行为建模（behavioral modeling）
3.1 过程赋值（procedure assignment）
3.1.1 阻隔式赋值（bolcking assignment）
3.1.2 非阻隔式赋值（non-blocking assignment）
3.2 时间延迟控制（timing delay control）
3.3 门延迟（gate delay）
3.4 详细的延迟模型
3.5 时间刻度（timescale）
3.6 条件语句..
3.7 case语句
3.8 if语句和case语句的比较
3.9 循环（loops）
3.9.1 while循环
3.9.2 for循环
3.9.3 repeat循环
3.9.4 forever循环
3.10 wait语句
3.11 循序区块与并行区块
3.12 任务与函数（task&function）
3.12.1 任务（task）
3.12.2 函数（function）
3.12.3 任务与函数的比较
3.13 赋值（assignment）
3.14 编译指令（compiler directive）
3.15 信号提取（signal extraction）
3.16 随机数产生器（random number generator）
3.17 文件输出输入（file i/o）
3.17.1 打开文件（open file）
3.17.2 写入文件（write to flie）
3.17.3 读取文件（read from flit ）
3.17.4 关闭文件（close file）
3.17.5 由文件设定存储器初值
3.18 仿真控制任务（simulation control task）
3.19 读入sdf文件
3.20 enerate语句
3.21 除错实例分析
3.22 amba master设计实例
3.22.1 控制信号
3.22.2 程序代码
3.22.3 仿真波形
3.23 本章习题
第4章 同步设计（synchronous design）
4.1 设计风格的重要性（importance of coding style）
4.1.1 case1:多重驱动（mutiple driven）
4.1.2 case2:正负沿混合设计（mixed rising &falling edge trigger）
4.1.3 case3:多重时钟驱动
4.1.4 case4:不以if-else作为的condition区分
4.1.5 case5: case语句里遗漏default的描述
4.1.6 case6:混合同步与异步reset的语句
4.1.7 case7:对组合逻辑reset
4.1.8 case8:不使用完整的敏感列表(sen sitivity list)
4.1.9 case9:没有初始状态的程序状态机
4.1.10 case10:在模块与模块间使用bi-drectional signal
4.2 资源共享(resource sharing)
4.3 流水线（pipeline）
4.4 设计实例
4.4.1 七段显示器设计实例
4.4.2 触发器（flip-flops）的设计
4.4.3 时钟信号分频（clock divider）的设计
4.4.4 可以对任务数目分频的分频器
4.4.5 并行输入/串行输出（parallel-in/serial-out）的移位寄存器
4.4.6 串行输入/并行输出（serial-in/parallel-out）的移位寄存器
4.4.7 串行输入/串行输出（serial-in/serial-out）的移位寄存器
4.4.8 具有向上计数/向下计数（up-down count）功能的计数器
4.4.9 可以同步加载（synchronousload）的向上计数寄存器
4.4.10 johnson计数器
4.4.11 以d触发器(flip-flop)实现j-k触发器（flip-flop）
4.4.12 mealy程序状态机（state machine）设计
4.4.13 moore程序状态机设计——红绿灯控制电路
4.4.14 同步缓冲器设计（synchronous fifo）
4.4.15 堆栈控制设计（stack）
4.5 本章习题
第5章 异步（asynchronous design）
5.1 同步设计与异步设计（synchonous &non-synchronous design）
5.2 了解latch
5.3 timing borrow
5.4 为什么产生latch
5.4.1 case1:综合电路产生latch实例1（嵌套）
5.4.2 case2:综合电路产生latch实例2（嵌套）
5.4.3 case3:语句导致latch的实例
5.4.4 case4:因为敏感列表（sensitivity list）不全导致latch的实例
5.5 以rtl综合latch-based的存储器
5.6 跨越时钟域（clock domain）的问题
5.7 亚稳太（metastable）
5.8 异步接口设计实例
5.8.1 设计概念
5.8.2 程序代码
5.8.3 仿真波形
5.9 本间习题
第6章 功能性单元（functional unit）
6.1 概述
6.2 ripple-carry加法器
6.3 carry look-ahead加法器
6.4 csa(cary save adder)加法器
6.5 累加器(csa accumulator)
6.6 ripple减法器
6.7 乘法器(multiplier)
6.7.1 移位相加乘法器
6.7.2 csd（canonic signed digit）数
6.7.3 ripple乘法器
6.7.4 csa乘法器
6.7.5 sram乘法器
6.8 lfsr(linear feedback shift register)
6.9 crc(cyclic redundancy check)
6.10 4位crc （cyclic redundancy check）
6.11 本章习题
第7章 i2c slave模型（i2c slave modeling）
7.1 规格说明
7.1.1 器件连接（device connection）
7.1.2 位传输（bit transfer）
7.1.3 协定的起始与终止（start/stop condition）
7.1.4 数据传输（data transfer）
7.1.5 时钟信号的同步（clock synchronization）
7.1.6 仲裁（arbitration）
7.2 程序设计概念
7.3 程序代码
7.4 仿真波形
第8章 微处理器设计实例（microprocessor design）
8.1 cisc vs.risc
8.2 计算机架构简介
8.3 测试
8.4 执行结果
8.5 程序代码
第9章 jpeg编码硬件加速器（jpeg encoder accelerator）
9.1 jpeg概述
9.2 设计描述（design description）
9.2.1 dct_ld模块设计概念
9.2.2 dctctl模块设计概念
9.2.3 jpegctl模块设计概念
9.2.4 smul模块设计概念...
9.2.5 zzscan模块设计概念
9.2.6 vlcctl模块设计概念
9.2.7 packer模块设计概念
9.3 程序代码