| 丛书序 前言 第1章 概述 1.1 什么是hdl 1.2 verilog hdl概述 1.3 verilog hdl与vhdl的比较 1.4 system 与verilog 1.5 小结 第2章 初识verilog hdl 2.1 自顶向下的设计和自底向上的实现 2.2 不同抽象级别的verilog hdl模型 2.3 描述数字电路系统的行为 2.4 设计数字电路系统 2.5 verilog hdl的基本单元——模块 2.6 逻辑功能描述的3种方法 2.7 块语句 2.8 initial语句 2.9 小结 第3章 verilog hdl基本语法 3.1 词法约定 . 3.2 数据类型 3.3 赋值语句 3.4 条件结构 3.5 循环结构 3.6 任务和函数 3.7 预编译指令 3.8 小结 第4章 高级语法 4.1 verilog ieee1364-2001 4.2 门级建模 4.3 用户自定义原语 4.4 系统任务和函数 4.5 逻辑验证 4.6 小结 第5章 组合逻辑电路 第6章 时序逻辑电路 第7章 有限状态机 第8章 verilog hdl的综合 第9章 常用典型模块的设计 第10章 spi总线及设计 第11章 sdram控制器设计 第12章 开发工具入门 参考文献 |
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