VHDL 硬件描述语言[按需印刷]

.2．3．3　子程序（subprogram）
2．4　库和程序包
2．4．1　库（library）
2．4．2　程序包（package）
2．5　配置
2．5．1 配置类型
2．5．2　配置说明
第3章　vhdl语言元素
3．1　vhdl语言的客体
3．1．1　常量（constant）
3．1．2　变量（variable）
3．1．3　信号（signal）
3．1．4　信号与变量的区别
3．2　vhdl数据类型
3．2．1　vhdl中预定义的数据类型
3．2．2　用户自定义数据类型
3．2．3　ieee预定义标准
3．3　数据类型转换
3．3．1　用函数进行类型转换
3．3．2　类型标记法实现类型转换
3．3．3　常数实现类型转换
3．4 vhdl操作符
3．4．1　逻辑运算符
3．4．2　算术运算符
3．5　vhdl词法规则与标识符
3．5．1　调法规则
3．5．2　标识符
第4章　vhdl的描述风格
4．1　行为描述方式
4．2　数据流描述方式（rtl描述方式）
4．2．1　寄存器引入方法
4．2．2　寄存器引入的错误
4．2．3　引入寄存器的技巧
4．3　结构化描述方式
4．4　混合描述风格
第5章　vhdl并行语句
5．1 进程语句（process）
5．2 块语句
5．3　并行信号赋值语句
5．4　并行过程调用语句
5．5　并行断言语句
5．6　元件例化语句（component＿instant）
5．7　生成语句（generate）
第6章　chdl顺序语句
6．1　顺序赋值语句
6．1．1　变量赋值语句
6．1．2　信号赋值语句
6．1．3　赋值目标
6．2　wait语句
6．3　流程控制语句
6．3．1　if语句
6．3．2 case语句
6．3．3 loop语句
6．3．4 next语句
6．3．5 exit语句
6．3．6　返回语句return
6．3．7　null语句
6．4　子程序调用语句
6．5　其他语句和说明
6．5．1 属性
6．5．2 textio操作
第7章　组合逻辑电路模块
7．1　门电路
7．1．1　二输入与非门电路
7．1．2 二输入或非门电路
7．1．3　二输入异或门电路
7．1．4 反向器门电路
7．1．5　单向总线缓冲器
7．1．6　双向总线缓冲器
7．2　编码器、译码器、选择器电路
7．2．1　编码器的设计
7．2．2　译码器的设计
7．2．3　选择器的设计
7．3　运算器的设计
7．3．1　8位加法器设计
7．3．2　8位乘法器
7．3．3　比较器
第8章 时序逻辑电路设计
8．1　时钟信号
8．2　复位信号
8．3　触发器设计模块
8．4　计数器的设计
8．4．1　同步计数器
8．4．2　模可变16位加法计数器
8．4．3　异步计数器
8．5　存储器的设计
8．5．1　只读存储器（rom）
8．5．2　随机存取存储器（ram）
8．5．3　堆栈
第9章 状态机的设计
9．1 moore型状态机的设计
9．2 mealy型状态机的设计
9．3　状态机设计的一般过程
9．4　三态门
第10章 仿真
10．1　惯性延迟
10．1．1　信号惯性延迟的用法
10．1．2　惯性延迟的规则
10．2　传输延迟
10．3　信号的延迟和延缓进程
10．3．1　延迟
10．3．2　延缓进程
10．4　仿真概述与仿真模块的设计
10．5　仿真测试程序设计
第11章　综合
11．1　逻辑综合概述
11．1．1　约束条件
11．1．2　设计环境
11．1．3　工艺库
11．1．4　逻辑综合的步骤
11．2 vhdl语言描述与硬件实现
11．2．1 vhdl类型
11．2．2　vhdl客体
11．2．3　运算符
11．2．4　顺序语句
11．2．5　并行语句
11．3　vhdl语法对应的硬件器件
11．3．1　组合逻辑电路
11．3．2　时序逻辑电路
第12章　max＋plusii开发工具
12．1 max＋plusii概况
12．1．1 max＋plusii的安装
12．1．2 max＋plusii对vhdl的支持
12．1．3 max＋plusii的设计
12．2 max＋plusii系统的使用
第13章 vhdl设计实例
13．1　数字电子钟
13．2　可编程并行接口适配器
13．2．1 a8255的一般特征与概述
13．2．2 a8255的控制寄存器和工作方式
13．2．3　a8255的结构设计
13．3　全双工异步接收发送器的设计
13．3．1　顶层设计
13．3．2　低层次的设计
附录　vhdl标准包集合文件
参考文献