Verilog HDL硬件描述语言[按需印刷]

.3．3 时延及数据流
3．4 行为描述方式
3．5 结构化描述形式
3．6 混合设计描述方式
3．7 设计模拟
3．8 描述
3．9 数据类型
3．10 运算符和表达式
3．11 其他语句
3．12 任务和函数结构
3．13 时序控制
3．14 verilog-xl仿真
3．15 并行的概念
3．16 功能与任务
3．17 描述的类型
3．18 不同模块中的变量存取
第四章 verilog hdl基本要素
4．1 标识符
4．2 注释
4．3 格式
4．4 系统任务和函数
4．5 编译指令
4．6 值集合
4．7 数据类型
4. 8 参数
4．9 c与verilog hdl语言
4．10 改进嵌入算子
4．11 使用状态信息
4．12 寄存器的使用
4．13 传播常量
4．14 随机逻辑描述
4．15 共享复杂算子
4．16 关键路径提取
第五章 模块基本结构
5．1 行为描术的结构
5．2 语句块
第六章 行为描述
6．1 时间控制
6．2 赋值语句
6．3 分支语句
6．4 循环控制语句
6．5 任务(task)与函数(function)
第七章 verilog hdl简单设计
7．1 加法器源程序
7．2 计数器
7．3 锁存器
7．4 元件例化
7．5 12位寄存器..
7．6 带load，clr等功能的寄存器
7．7 一个简单的状态机
7．8 加法器源程序
7．9 用状态机设计的交通灯控制器
7．10 一个简单的uart
7．11 状态机举例
7．12 可综合风格的计数器设计
第八章 硬盘控制器子系统模块化设计
8．1 功能描述
8．2 硬盘控制器子系统结构
8．3 硬盘功能模拟
8．4 系统功能测试
第九章 pci局部总线控制器设计
9．1 功能描述
9．2 pci master状态机描述
9．3 pci slave状态机描述
9．4 系统功能模拟
第十章 verilog建模与调试技巧
10．1 双向端口
10．2 具有不确定输入值的组合电路
10．3 作查表用的大存储器
10．4 加载交叉存取式存储器
10．5 建立和维持约束条件的验证
10．6 verilog执行顺序和调度的影响
10．7 复杂模块测试向量的产生
10．8 测试向量的验证”
第十一章 自测电路
11．1 数字逻辑电路
11．2 嵌入式自测(bist)电路原理
11．3 存储器嵌人式自测(bist)电路
附录a verilog hdl形式化语法定义
a．1 bnf语法形式
a．2 bnf语法
附录b verilog关键词
附录c hdl编译器不支持的verilog结构
c．1 不支持的定义和说明
c．2 不支持的语句
c．3 不支持的操作符
c．4 不支持的门级结构
c．5 不支持的其他结构
附录d verilog hdl设计练习
练习一、简单的组合逻辑设计
练习二、简单时序逻辑电路的设计
练习三、利用条件语句实现较复杂的时序逻辑电路
练习四、设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
练习五、用always块实现较复杂的组合逻辑电路
练习六、在verilog hdl中使用函数
练习七、在verilog hdl中使用任务(task)
练习八、利用有限状态机进行复杂时序逻辑的设计
练习九、利用状态机的嵌套实现层次结构化设计
练习十、通过模块之间的调用实现自顶向下的设计...