| 第1章 概述 1.1 SOC单片系统 1.2 SOPC及其技术 1.3 基于FPGA和SOPC技术的处理器 1.4 基于FPGA和SOPC技术的DSP 第2章 Quartus II基本使用方法 2.1 IT.弦信号发生器设计 2.1.1 设计原理 2.1.2 创建工程和编辑设计文件 2.1.3 创建工程 2.1.4 编译前设置 2.1.5 编译 2.1.6 定制ROM初始化数据文件 2.1.7 定制ROM元件 2.1.8 再次全程编译并了解编译结果 2.1.9 仿真 2.1.10 应用RTL电路图观察器 2.2 引脚锁定和编程下载 2.2.1 引脚锁定 2.2.2 SOF文件下载 2.2.3 对配置器件编程 2.3 使用在系统嵌入式存储器数据编辑器 2.4 使用嵌入式逻辑分析仪进行实时测试 2.4.1 应用SignalTap II测试singt 2.4.2 编辑触发函数 2.5 嵌入式锁相环altPLL宏功能模块调用 2.5.1 建立嵌入式锁相环PLL元件 2.5.2 测试锁相环PLL 【习题】 【实验2-1】正弦信号发生器设计实验 【实验2-2】基于DDS的数字移相信号发生器设计实验 第3章 适配与时序优化设置 3.1 优化设置与时序分析 3.1.1 Settings设置 3.1.2 HDL版本设置及Analysis&Synthesis功能 3.1.3 Analysis&Synthesis的优化设置 3.1.4 Fitter设置 3.1.5 增量布局布线控制设置 3.1.6 使用Design Assistant检查设计可靠性 3.1.7 时序设置与分析 3.1.8 查看时序分析结果 3.1.9 适配优化设置 3.2 原理图与VHDL文本混合输入设计 3.2.1 设计16位VHDL加法器 3.2.2 8位乘法累加器顶层原理图设计 3.2.3 仿真 第4章 逻辑锁定技术 4.1 LogicLock技术的基本内容 4.1.1 LogicLock技术解决系统设计优化 4.1.2 LogicLock的基本内容 4.1.3 锁定区域的基本方式 4.1.4 层次化逻辑锁定区域 4.1.5 LogicLock技术的不同应用流程 4.1.6 系统性能强化策略 4.1.7 锁定区域的移植与再利用 4.2 流水线乘法器结构与未锁定前特性 4.3 应用逻辑锁定技术 4.3.1 pipemult模块设计 4.3.2 确定逻辑锁定区域及其特性 4.3.3 将设计实体移至锁定区域 4.3.4 编译优化锁定后的pipemult模块 4.3.5 输出逻辑锁定约束信息 4.3.6 将VQM文件加入进顶层工程 4.3.7 输入逻辑锁定约束 【习题】 【实验4-1】用逻辑锁定优化技术设计流水线乘法器实验 【实验4-2】用逻辑锁定优化技术设计16阶数字滤波器实验 第5章 Matlab／DSP Builder设计向导 第6章 DSP与数字通信模块设计 第7章 SOPC设计初步 第8章 Nios外设及其编程 第9章 Nios软件开发进阶 第10章 深入了解Nios系统设计 第11章 Nios综合设计示例 第12章 自定制Nios指令 附录A SOPC／DSP实验开发系统 附录B 实验电路结构图 附录C GW48 SOPC系统实验信号名与芯片引脚对照表 参考文献 |
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