Verilog HDL硬件描述语言

第一章 绪论
1．1 初步了解Verilog HDL
1．2 Verilog HDL的历史
1．3 Verilog HDL的主要能力
1．4 系统集成电路设计技术
1．4．1 系统级集成电路设计方法
1．4．2 系统级集成电路设计中的IP问题
1．4．3 系统级集成电路测试技术
1．4．4 系统级集成电路芯片加工技术
1．4．5 系统级集成电路的发展未来
1．5 与VHDL的区别
第二章 VHDL语言初探
2．1 概述
2．2 EDA
2．3 相关概念
2．3．1 行为描述语言
2．3．2 数据流描述语言
2．3．3 网表描述语言
2．4 硬件仿真
2．5 VHDL背景
2．5．1 VHDL历史与特点
2．5．2 已存在的语言
2．5．3 VHDL要求
2．6 VHDL语言
2．7 VHDL中的基本概念
2．7．1 基本概念
2．7．2 并发性和时序
2．7．3 对象与数据类型
2．7．4 VHDL的主要构件
2．8 行为建模
2．9 顺序进程
2．10 值类属性
第三章 Verilog结构
3．1 模块
3．2 模块测试
3．3 时延及数据流
3．4 行为描述方式
3．5 结构化描述形式
3．6 混合设计描述方式
3．7 设计模拟
3．8 描述
3．9 数据类型
3．10 运算符和表达式
3．11 其他语句
3．12 任务和函数结构
3．13 时序控制
3．14 Verilog-XL仿真
3．15 并行的概念
3．16 功能与任务
3．17 描述的类型
3．18 不同模块中的变量存取
第四章 Verilog HDL基本要素
4．1 标识符
4．2 注释
4．3 格式
4．4 系统任务和函数
4．5 编译指令
4．6 值集合
4．7 数据类型
4. 8 参数
4．9 C与Verilog HDL语言
4．10 改进嵌入算子
4．11 使用状态信息
4．12 寄存器的使用
4．13 传播常量
4．14 随机逻辑描述
4．15 共享复杂算子
4．16 关键路径提取
第五章 模块基本结构
第六章 行为描述
第七章 Verilog HDL简单设计
第八章 硬盘控制器子系统模块化设计
第九章 PCI局部总线控制器设计
第十章 Verilog建模与调试技巧
第十一章 自测电路
附录A Verilog HDL形式化语法定义
附录B Verilog关键词
附录C HDL编译器不支持的Verilog结构
附录D Verilog HDL设计练习