数字系统设计与Verilog HDL（第2版）[按需印刷]

.1.7.4 仿真器
1.7.5 版图设计软件及其他常用eda工具
习题
第2章 cpld/fpga的结构与配置
内容提要
2.1 概述
2.2 pld的分类
2.2.1 pld的集成度分类
2.2.2 按编程特点分类
2.2.3 按结构特点分类
2.3 pld的基本结构
2.3.1 pld器件的基本结构
2.3.2 pld电路的表示方法
2.3.3 简单pld的结构
2.4 cpld的结构与特点
2.4.1 lattice的cpld结构特点
2.4.2 altera的cpld结构特点
2.5 fpga的结构与特点
2.5.1 xilinx的fpga结构特点
2.5.2 altera的fpga结构特点
2.6 在系统编程与边界扫描测试技术
2.6.1 在系统编程技术（isp）
2.6.2 边界扫描测试（bst）技术
2.7 cpld/fpga器件产品概述
2.7.1 lattice的cpld/fpga器件
2.7.2 xilinx的cpld/fpga器件
2.7.3 altera的cpld/fpga器件
2.8 cpld/fpga器件的配置
2.8.1 byteblaster及其使用
2.8.2 cpld器件的配置
2.8.3 fpga器件的配置
2.9 pld器件的发展趋势
习题
第3章 原理图设计输入方式
内容提要
3.1 原理图设计的流程
3.2 quartus ii原理图设计
3.2.1 半加器原理图输入
3.2.2 半加器编译
3.2.3 半加器仿真
3.2.4 全加器设计与仿真
3.3 max+plus ii原理图设计
3.3.1 原理图设计输入
3.3.2 编译与手动调整
3.3.3 仿真与时间特性分析
3.3.4 编程下载
3.4 基于lpm宏单元库的设计
3.4.1 lpm宏单元库
3.4.2 lpm设计举例
习题
第4章 基于硬件描述语言的设计
内容提要
4.1 基于hdl文本输入的设计流程
4.2 quartus ii文本设计举例
4.2.1 创建工程文件
4.2.2 编译
4.2.3 仿真
4.3 max+plus ii文本设计举例
4.4 synplify pro文本设计举例
4.4.1 用synplify pro综合的过程
4.4.2 synplify pro与max+plus ii的接口
4.4.3 synplify pro与quartus ii的接口
4.5 synplify文本设计举例
4.6 modelsim仿真举例
4.6.1 modelsim功能仿真
4.6.2 modelsim时序仿真
4.7 isplever文本设计举例
习题
第5章 verilog hdl数字设计初步
内容提要
5.1 verilog hdl语言的历史及与c语言的比较
5.2 verilog hdl设计举例
5.2.1 4位全加器和4位计数器
5.2.2 综合与仿真
5.3 verilog hdl模块的基本结构
5.4 verilog hdl语言要素
5.4.1 空白符和注释
5.4.2 标志符、运算符和关键字
5.5 常量
5.6 数据类型和变量
5.6.1 连线型
5.6.2 寄存器型
5.6.3 parameter
5.7 寄存器和存储器
5.8 运算符
5.8.1 运算符
5.8.2 运算符的优先级
习题
第6章 verilog hdl行为语句
内容提要
6.1 概述
6.2 过程语句
6.2.1 always过程语句
6.2.2 initial语句
6.3 块语句
6.3.1 串行块begin-end
6.3.2 并行块fork-join
6.4 赋值语句
6.4.1 持续赋值与过程赋值
6.4.2 阻塞赋值与非阻塞赋值
6.5 条件语句
6.5.1 if-else语句
6.5.2 case语句
6.5.3 条件语句使用要点
6.6 循环语句
6.6.1 for语句
6.6.2 repeat语句
6.6.3 while和forever语句
6.7 编译向导
6.7.1 宏替换’define
6.7.2 文件包含’include
6.7.3 条件编译’ifdef、’else、’endif
6.8 任务和函数
6.8.1 任务（task）
6.8.2 函数（function）
6.8.3 任务和函数的区别
6.9 顺序执行与并发执行
6.10 verilog-2001语法结构简介
习题
第7章 verilog hdl数字设计的层次与风格
内容提要
7.1 verilog hdl数字设计的层次
7.2 结构描述
7.2.1 verilog hdl内置门元件
7.2.2 门级结构描述
7.3 行为描述
7.4 数据流描述
7.5 不同描述风格的设计
7.5.1 半加器
7.5.2 1位全加器
7.5.3 4位全加器
习题
第8章 仿真
内容提要
8.1 概述
8.2 系统任务与系统函数
8.3 用户自定义元件（udp）
8.3.1 组合电路udp元件
8.3.2 时序逻辑udp元件
8.4 延时模型的表示
8.4.1 时间标尺定义’timescale
8.4.2 延时的表示与延时说明块
8.5 数字电路的仿真
8.5.1 测试平台（test bench）
8.5.2 测试程序的编写
8.5.3 组合电路的仿真
8.5.4 时序电路的仿真
习题
第9章 verilog hdl数字电路设计实践
内容提要
9.1 基本组合电路的设计
9.1.1 门电路
9.1.2 编译码器
9.1.3 数据选择器
9.1.4 用组合电路实现的rom
9.2 基本时序电路的设计
9.2.1 d触发器与jk 触发器
9.2.2 锁存器与寄存器
9.2.3 计数器
9.2.4 rom/ram模块
9.2.5 串并转换器
9.3 简易微处理器的设计
9.4 乘累加器（mac）的设计
9.5 数字跑表
9.6 4位数字频率计
9.7 交通灯控制器
9.8 乐曲演奏电路
9.8.1 音调、音长的控制
9.8.2 源代码
9.9 自动售饮料机的设计
9.10 实用多功能数字钟
9.11 计费器设计
习题
第10章 设计方法与设计优化
内容提要
10.1 设计的可综合性
10.1.1 可综合的设计
10.1.2 可综合的verilog hdl结构
10.2 流水线设计技术
10.3 资源共享
10.4 有限状态机（fsm）设计
10.4.1 基于状态机的设计
10.4.2 频率计控制器设计举例
10.4.3 基于状态机的设计要点
10.5 多层次结构电路的设计
10.5.1 图形与文本混合设计
10.5.2 文本设计
10.6 进程
10.6.1 进程
10.6.2 进程间的通信
10.7 阻塞赋值与非阻塞赋值
10.7.1 阻塞赋值与非阻塞赋值的区别
10.7.2 使用阻塞和非阻塞赋值应遵循的原则
10.8 片内存储器的使用
10.8.1 fpga器件的片内存储器
10.8.2 设计举例
10.9 fpga设计中毛刺的消除
习题
第11章 数字系统设计开发实例
内容提要
11.1 加法器设计
11.1.1 级连加法器
11.1.2 并行加法器
11.1.3 超前进位加法器
11.1.4 流水线加法器
11.2 乘法器设计
11.2.1 并行乘法器
11.2.2 移位相加乘法器
11.2.3 查找表乘法器
11.2.4 加法树乘法器
11.3 可调信号发生器的fpga实现
11.3.1 顶层设计
11.3.2 波形数据rom定制
11.3.3 编译与仿真
11.3.4 引脚锁定及编程下载
11.3.5 使用嵌入式逻辑分析仪进行实时测试
11.4 设计fir数字滤波器
11.4.1 fir滤波器的结构
11.4.2 抽头系数的编码
11.4.3 源代码及仿真
11.5 数字相关器
11.6 信道编译码器的实现
11.6.1 线性分组码编译码器
11.6.2 循环码编译码器
11.7 crc校验码
习题
第12章 实验与设计
内容提要
实验1 max+plus ii原理图方式设计二分频器
一、实验目的
二、实验步骤
实验2 max+plus ii原理图方式设计半加器
一、实验目的
二、实验内容
三、实验步骤
实验3 quartus ii原理图方式设计4×4二进制乘法器
一、实验目的
二、实验内容
三、实验思考题
实验4 max+plus ii文本方式设计分频器
一、实验目的
二、实验步骤
三、实验思考题
实验5 原理图和文本混合设计方式
一、实验目的
二、实验内容
实验6 synplify文本设计
一、实验目的
二、实验内容
三、实验步骤
四、实验思考题
实验7 verilog hdl时序逻辑电路的设计
一、实验目的
二、实验内容
三、实验步骤
四、实验思考题
实验8 阻塞赋值与非阻塞赋值的区别
一、实验目的
二、实验内容
三、实验步骤
四、实验注意事项
五、实验思考题
实验9 流水线设计技术及性能分析
一、实验目的
二、实验内容
三、实验步骤
实验10 使用有限状态机进行设计
一、实验目的
二、实验内容
三、实验步骤
四、实验注意事项
五、实验思考题
附录a 相关术语与缩略语
附录b verilog hdl（ieee std 1364-1995）关键字
附录c synplify pro/synplify可综合的verilog结构
附录d max+plus ii支持的verilog hdl结构
参考文献