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基于Verilog HDL的数字系统应用设计(1光盘)

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最低价：￥26.30

定价：￥37.00

作者：王钿卓兴旺/王钿//卓兴旺著

出版社：国防工业出版社

出版时间：2007-08

I S B N：9787118052770

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编辑推荐

本书结合实践系统地介绍了基于Verilog数字逻辑设计相关的内容，包括工具使用、RTL设计及Testbench的设计。

内容简介

    本书结合实践系统地介绍了基于Verilog数字逻辑设计相关的内容，包括工具使用、RTL设计及Testbench的设计。
    本书共分为7章。第1章对数字逻辑设计进行了概述；第2章介绍了常用EDA工具的使用；第3章介绍了RIL设计的相关内容；第4章介绍了功能验证及Testbench相关的内容；第5章结合一个串口配置寄存器的电路对第3章和第4章的内容进行了实践；第6章对数字信号处理中的常用电路进行了讲解；第7章介绍了逻辑设计需要考虑的工程因素。
    本书适合对Verilog语法已略有了解的读者阅读，也适于在数字逻辑设计方面摸索多年的工程师参考。

作者简介

第1章逻辑设计发展现状及开发流程

　1.1 硬件描述语言HDL(Hardware Descrjption Langu)

　　1.1.1 硬件描述语言简介

　　1.1.2 Verilog语言简介

　1.2 可编程逻辑器件

　　1.2.1 专用ASIC芯片VS.可编程逻辑器件

　　1.2.2 FPGA VS.CPI.D

　　1.2.3主流FPGA厂商介绍

　　1.2.4在选择FPGA器件时需要考虑的问题

　1.3 基于Verilog的jFPGA设计方法及流程

　　1.3.1 设计方法

　　1.3.2 典型的FPGA设计流程

　1.4 SOC与IP复用

　　1.4.1 SOC简介

　　1.4.2 IP CORE简介

　　1.4.3 设计方法学的进展

第2章常用FPGA开发工具的使用

　2.1 仿真工具Modelsim

　　2.1.1 Modelsim简介

　　2.1.2 用Modelsim6.0做功能仿真

　　2.1.3 用Modelsim做时序仿真

　　2.1.4 Modelsim其他一些应用技巧

　2.2 综合工具Synplify Pro

　　2.2.1 Synplify Pro简介

　　2.2.2 用Synplify Pro进行设计综合流程

　2.3 集成开发环境QuaIks II

　　2.3.1 Quartus II简介

　　2.3.2 设计输入

　　2.3.3 约束输入

　　2.3.4 综合

　　2.3.5 布局布线

　　2.3.6 仿真

　　2.3.7 时序分析

　　2.3.8 编程和配置

第3章 RTL级建模

　3.1 硬件意识

　3.2 RTL级语法

　　3.2.1