PCI系统结构（第四版）

. 2．4　pci总线时钟
2．5　地址段
2．6　声明一个交易
2．7　数据段
2．8　交易过程
2．9　交易完成与总线返回空闲状态
2．10　对非法操作的反应
2．11　“绿色”机器
第3章　反射波转换简介
3．1　每条电路都是一条传送线
3．2　老方法：入射波转换
3．3　pci方法：反射波转换
3．4　时钟信号（clk）
3．5　复位（rst＃）与 64位请求（req64#）信号时序
3．6　减慢时钟可以增加总线长度
第4章　信号组
4．1　简介
4．2　系统信号
4．2．1　pci时钟信号（clk）
4．2．2 clkrun ＃信号
4．2．3　复位信号（rst ＃）
4．3　地址／数据总线、命令总线和字节使能
4．4　防止过大的电流泄漏
4．5　交易控制信号
4．6　仲裁信号
4．7　中断请求信号
4．8　错误报告信号
4．8．1　数据奇偶校验错
4．8．2　系统错
4．9　cache支持（侦测结果）信号
4．10　64位扩展信号
4．11　资源锁定
4．12　jtag／边界扫描信号
4．13　中断请求引脚
4．14 pme＃和 3．3vaux
4．15　边带信号
4．16　信号类型
4．17　设备不能同时驱动和接收一个信号
4．18　中央资源功能
4．19　负向译码（通过isa桥）
4．19．1　背景
4．19．2　调节负向译码器
4．20　阅读时序图
第5章　pci总线仲裁
5．1　仲裁器
5．2　仲裁算法
5．3　公平仲裁举例
5．4　主设备希望执行多次交易
5．5　隐式总线仲裁
5．6　总线停放
5．7　请求／确认时序
5．8　双主设备间的仲裁举例
5．9　在复位（rst＃）时请求信号（req＃）和确认信号（hnt＃）的状态
5．10　从插入式连接器的请求信号（req＃）上拉
5．11　损坏的主设备
第6章　主设备与目标延迟
6．1　第一次交易起动前的强制性延迟
6．2　总线访问延迟
6．3　2．1版前的设备可能是“坏孩子”
6．4　防止主设备独占总线
6．4．1　主设备必须在8个时钟周期内传送数据
6．4．2　在最后数据传送之后的时钟周期使irdy＃失效
6．4．3　延迟定时器防止主设备独占总线
6．5　防止目标独占总线
6．5．1　概述
6．5．2　目标必须迅速传送数据
6．5．3　在初始化时间的目标延迟
6．5．4　延迟的交易
6．6　报告改进了存储器写性能
6．6．1　概述
6．6．2　组合
6．6．3　字节合并
6．6．4　崩溃是禁止的
6．7　存储器写最大完成限制
6．8　交易顺序和死锁
第7章　命令
7．1　简介
7．2　中断确认命令
7．2．1　简介
7．2．2　背景
7．2．3　host／pci桥中断确认的处理
7．2．4　pci中断确认交易
7．2．5 powerpc prep中断请求的处理
7．3　专用周期命令
7．3．1　概述
7．3．2　在软件控制下的专用周期生成
7．3．3　专用周期交易
7．4　io读和写命令
7．5　访问存储器
7．5．1　目标支持批量命令是可选的
7．5．2　cache行容量寄存器与批量命令
7．5．3　批量命令是可选的性能提升工具
7．5．4　桥必须丢弃主设备役使用的预提
7．5．5　写存储器
7．5．6　关于存储器传送的更多信息
7．6　配置读和写命令
7．7　双地址周期
7．8　保留的总线命令
第8章　读传送
8．1　关于读和写的一些基本规则
8．2　奇偶校验
8．3　单数据段读交易举例
8．4　突发读交易举例
8．5　在读或写期间字节使能的处理
8．5．1　在进入数据段时出现的字节使能
8．5．2　在每个数据段中字节使能可以改变
8．5．3　没有有效字节使能的数据段
8．5．4　具有有限字节使能支持的目标
8．5．5　字节使能采样的规则
8．5．6　可以忽略字节使能的情况
8．6　读交易时的性能
第9章　写传送
9．1　单数据段写交易举例
9．2　突发写交易举例
9．3　写交易时的性能
第10章　存储器和io寻址
10．1　存储器寻址
10．1．1　起始地址
10．1．2　在存储器突发时的寻址顺序
10．2 pci io寻址
10．2．1　不要合并处理器io写
10．2．2　概述
10．2．3　由具有完整io双字的设备译码
10．2．4　由具有8位或16位端口的设备译码
10．2．5　未受支持的字节使能组合导致目标失败
10．2．6　空的第一个数据段是合法的
10．2．7　io地址管理
10．2．8　当io目标不支持多数据段交易
10．2．9　原有的io译码
第11章　快速背靠背和步进
11．1　快速背靠背交易
11．1．1　实现快速背靠背能力的决定
11．1．2　情况1：主设备保证没有冲突
11．1．3　情况2：目标保证没有冲突
11．2　地址／数据步进
11．2．1　优点：减少的电流泄漏和交叉干扰
11．2．2　为什么目标在步进过程中不能锁存地址
11．2．3　数据步进
11．2．4　设备如何表示使用步进的能力
11．2．5　设计者可以步进地址、数据、par（和par64）与idsel
11．2．6　连续的和离散的步进
11．2．7　步进的缺点
11．2．8　在步进过程中的预占
11．2．9　损坏的主设备
11．2．10　步过举例
11．2．11　当不能使用步进时
11．2．12　谁必须支持步进？
第12章　早期交易结束
12．1　简介
12．2　主设备起动的终止
12．2．1　预占的主设备
12．2．2　主设备失败：目标不能声明交易
12．3　目标起动的终止
12．3．1　stop＃信号将目标置于驱动者的地位
12．3．2　在交接周期不允许 stop＃
12．3．3　连接断开
12．3．4　重试
12．3．5　目标失败
12．3．6　在重试／连接断开后尽快重复请求
12. 4　目标起动的终止小结
第13章　错误检测与处理
13．1　状态位名称改变
13．2　pci奇偶校验简介
13．3 perr＃信号
13．4　数据奇偶校验
13．4．1　数据奇偶校验的产生并在读交易检查
13．4．2　数据奇偶校验的产生并在写交易检查
13．4．3　数据奇偶校验报告
13．4．4　从数据奇偶校验错恢复
13．4．5　特殊情况：在专用周期的数据奇偶校验错
13．4．6　没有perr＃要求的设备
13．5 serr＃信号
13．5．1　地址段奇偶校验
13．5．2　系统错
第14章　申断
14．1　向处理器发送中断的三种方法
14．2　使用引脚与使用msi能力
14．3　单功能pci设备
14．4　多功能pci设备
14．5　intx ＃引脚到系统板电路的连接
　14．6　中断路由
14．6．1　概述
14．6．2　在pci规范中推荐的路由
14．6．3　bios“知道”中断电路布局
14．6．4　专门设计的芯片组具有可编程中断路由设备
14．6．5　中断路由信息
14．7　中断路由表
14．7．1　概述
14．7．2　寻找中断路由表
14．8　pci中断是共享的
14．9　“挂起”中断
14．10　中断链
14．10．1　概述
14．10．2　步骤1：初始化中断的全部人口到虚设的处理程序
14．10．3　步骤2：初始化嵌入式设备的全部入口
14．10．4　步骤3：“挂起”嵌入式设备bios例程的入口
14．10．5　步骤4：执行扩展总线rom扫描
14．10．6　步骤5：执行pci设备扫描
14．10．7　步骤6：装载操作系统
14．10．8　步骤7：操作系统装载和调用驱动程序的初始化代码
14．11　为每个中断级建立联系列表
14．12　服务共享中断
14．12．1　情况举例
14．12．2　两个设备同时产生请求
14．12．3　处理器被中断并请求向量
14．12．4　执行第一个处理程序
14．12．5　跳到联系列表中的下一个驱动程序
14．12．6　跳到虚设的处理程序：控制返回被中断的程序
14．13　隐式的优先级方案
14．14　中断与 pci-pci桥
14．15　消息信号中断（msi）
14．15．1　简介
14．15．2　msi中断的优点
14．15．3　msi配置的基础
14．15．4　产生msi中断请求的基础
14．15．5　桥如何处理存储器写
14．15．6　当中断处理程序处理时存储器已经同步
14．15．7　中断延迟
14．15．8　msi不是共享的
14．15．9　msi是一种新的能力类型
14．15．10　msi能力寄存器组的描述
14．15．11　消息写操作能够具有损坏的结尾
14．15．12　一些规定、建议
第15章　64位pci扩展
15．1　64位数据传送与64位寻址：独立的能力
15．2　64位扩展信号
15．3　在32位插入式连接器上的64位卡
15．4　在未使用时，上拉防止64位扩展的漂移
15．4．1　问题：32位的pci连接器上的64位传送
15．4．2　64位插卡如何确定所安装插槽的类型
15．5　64位数据传送能力
15．5．1　只有存储器命令可以使用64位传送
15．5．2　起始地址四字排列
15．5．3　64位主设备与64位目标
15．5．4　64位主设备与32位目标
15．5．5　空数据段举例
15．5．6　32位主设备与64位目标
15．5．7　执行一个64位传送
15．6　64位寻址
15．6．1　寻址4gb以上的存储器
15．6．2　简介
15．6．3　64位寻址协议
15．6．4　对负向译码时序的影响
15．6．5　对主设备失败时序的影响
15．6．6　地址步进
15．6．7　在单数据段交易中的 frame＃时序
15．7　64位奇偶校验
15．7．1　地址段奇偶校验
15．7．2　数据段奇偶校验
第16章 66mhz pci的实现
16．1　简介
16．2　66mhz使用3．3v信号环境
16．3 器件如何表示对66mhz的支持
16．3．1　66mhz能力状态位
16．3．2 m66en信号
16．3．3　时钟发生器如何设定其频率
16．4　时钟必须是66mhz吗？
16．5　时钟信号源与路由
16．6　停下时钟和改变时钟频率
16．7　66mhz器件如何确定总线速率
16．8　具有独立总线的系统主板
16．9　可获得的最大流通量
16．10　电气特性
16．11　延迟规定
16．12　66mhz器件推荐的引脚排列
16．13　增加更多的负载与／或加长总线
16．14　插入式连接器的数目
第17章　配置地址空间简介
17．1　简介
17．2　pci设备与pci功能
17．3　三种地址空间：i／o、存储器与配置
17．4　主桥不需要实现配置空间
17．5　具有一个pci总线的系统
第18章　配置交易
18．1　谁执行配置？
18．2　总线结构
18．2．1　简介
18．2．2　情况1：目标总线是pci总线0
18．2．3　情况2：目标总线是pci总线0的下线
18．3　在rst＃后必须在225时钟之内对配置访问作出反应
18．4　配置机构简介
18．5　配置机构＃1（唯一的机构！）
18．5．1　背景
18．5．2　配置机构＃1描述
18．5．3　专用周期的软件产生
18．6　配置机构＃2（向下兼容）
18．6．1　基本配置机构＃2
18．6．2　配置空间使能cse寄存器
18．6．3　前向寄存器
18．6．4　对主总线上同级桥的支持
18．6．5　专用周期的产生
18．7 powerpc prep配置机构
18．8　类型0配置交易
18．8．1　地址段
18．8．2　idsel的实现
18．8．3　进入数据段，译码开始
18．8．4　类型0配置交易举例
18．9　类型1配置交易
18．9．1　描述
18．9．2　专用周期请求
18．10　目标设备不存在
18．11　允许配置突发交易
18．12　不允许64位配置交易
第19章　配置寄存器
　19．1　配置首部区简介
19．2　强制性的首部寄存器
19．2．1　简介
19．2．2　用于识别设备驱动程序的寄存器
19．2．3　命令寄存器
19．2．4　状态寄存器
19．2．5　首部类型寄存器
19．3　其他首都寄存器
19．3．1　简介
19．3．2　cache行容量寄存器
19．3．3　延迟定时器：“时间片”寄存器
19．3．4　bist寄存器
19．3．5　基地址寄存器（bar）
19．3．6　扩展rom基地址寄存器
19．3．7 cardbus cis指针
19．3．8　中断引脚寄存器
19．3．9　中断线寄存器
19．3．10　min_gnt寄存器：时间片请求
19．3．11 max_lat寄存器：优先级请求
19．4　新能力
19．4．1　配置首部空间不够大
19．4．2　发现存在的新能力
19．4．3　新能力列表看上去像什么
19．4．4 agp能力
19．4．5　关键产品数据（vpd）能力
19．5　用户定义特征（udf）
第20章　扩展rom
20．1　rom的用途——用于引导过程的设备
20．2 rom检测
20．3　rom映射要求
20．4 rom内容
20．4．1 多代码
20．4．2 一种代码的格式
20．5　初始化代码的执行
20．6　开放固件简介
20．6．1　简介
20．6．2　通用设备驱动程序格式
20．6．3　将资源列表传送到即插即用os
20．7　关键产品数据（vpd）
20．7．1　在2．2版中从rom移入配置空间
20．7．2　规范2．1版中vpd的实现
20．7．3　数据结构
第21章　插入卡与连接器
21．1　插入式连接器
21．1．1　32与64位连接器
21．1．2 3．3v与5v连接器
21．1．3　通用卡
21．1．4　共享槽
21．1．5 riser卡
21．1．6 在插入式连接器上的侦测结果
21．2 pme＃和 3．3vaux
21．3　插入卡
21．3．1　3．3v、5v和通用卡
21．3．2 长短格式卡
21．3．3 小pci（spci）
21．3．4　器件层
21．3．5　保持边界扫描链的完整
21．3．6 插入卡的电源要求
21．3．7 插入卡的最大电路长度
21. 3．8 每个共享信号一个负载
第22章　热插拔pci
22．1　问题
22．2　解决方案
22．3　不改变适配器卡
22．4　软件元素
22．4．1　概述
22．4．2　系统起动
22．5　硬件元素
22．5．1　概述
22．5．2　提醒指示灯与可选的槽状态指示灯
22．5．3　选项——电源坏检测器
22．5．4　选项——追踪系统电源使用情况
22．6　卡的拔插过程
22．6．1　开关状态
22．6．2　基本的卡拔出过程
22．6．3　基本的卡插入过程
22．7　静止卡与驱动程序
22．7．1　概述
22．7．2　暂停一个驱动程序（可选）
22．7．3　必须正确处理共享中断
22．7．4　静止控制多个设备的驱动
22．7．5　静止一个坏的卡
22．8　驱动程序第一次访问卡
22．9　设备rom的处理
22．10　谁来配置卡？
22．11　存储器与／或io空间的有效利用
22．12　槽识别
22．12．1　物理槽id
22．12．2　逻辑槽id
22．12．3　pci总线编号，设备编号
22．12．4　转换槽 id
22．13　插卡组
22．14　原始请求
22．15　关于pci rst＃的说明
22．16　关于66mhz的说明
22．17　关于电源的说明
22．17．1　槽电源要求
22．17．2　卡连接到具有独立电源的设备
第23章　电源管理
23．1　在本章中电源管理简称为“pm”
23．2　pci总线pm接口规范——但首先
23．3　电源管理入门
23．3．1　pc pm基础
23．3．2　当前的起始设计方案定义了总体电源管理
23．3．3　pci电源管理与acpi
23．4 pci总线 pm接口规范
23．4．1　原有的pci设备——无标准pm方法
23．4．2　设备对pci pm的支持（可选）
23．4．3　发现功能的pm能力
23．4．4　电源管理——pci总线与pci功能
23．4．5　总线pm状态转换
23．4．6　功能pm状态
23．4．7　pm寄存器详细描述
23．4．8　pm事件的详细描述
23．5　os电源管理功能调用
23．5．1　取得能力功能调用
23．5．2　设置电源状态功能调用
23．5．3　取得电源状态功能调用
23．6　bios／post在起动时的责任
第24章 pci－pci桥
24．1　可大可小的总线结构
24．2　术语
24．3　系统举例
24．3．1　例一
24．3．2　例二
24．4　pci－pci桥：交通指挥
24．5　延迟规则
24．6　配置寄存器
24．6．1　概述
24．6．2　首部类型寄存器
24．6．3　关于设备id的寄存器
24．6．4　总线编号寄存器
24．6．5　命令寄存器
24．6．6　状态寄存器
24．6．7　底板／槽编号寄存器简介
24．6．8　地址译码相关寄存器
24．6．9　cache行容量寄存器
24．6．10　延迟定时寄存器
　 24．6．11 bist寄存器
　24．6．12　中断相关的寄存器
　24．7　配置过程
　 24．7．1　简介
　24．7．2　总线编号分配
　24．7．3　底板与糟编号分配
　24．7．4　地址空间分配
　24．7．5　irq分配
　24．7．6　显示配置
　24．8　配置与专用周期过滤
　24．8．1　简介
　24．8．2　专用周期交易
　　24．8．3　类型1配置交易
　24．8．4　类型0配置访问
　24．9　中断确认处理
　24．10　具有负向译码特征的pci－pci桥
　24．11 复位
　24．12　仲裁
24．13　中断支持
　 24．13．1　使用中断跟踪的设备
24．13．2　使用msi的设备
24．14　缓冲区管理
　24．14．1　存储器写与使失效命令的处理
24．14．2　关于报告写缓冲区用法的规则
24．14．3　多数据段专用周期请求
24．15　错误检测与处理
24．15．1　概述
24．15．2　处理地址段奇偶校验错
24．15．3　读数据段奇偶校验错
24．15．4　写数据段奇偶校验错
24．15．5　处理主设备失败
24．15．6　处理目标失败
24．15．7　放弃定时器时间溢出
24．15．8　在第二总线上处理serr＃
第25章　交易顺序与死锁
25．1　简单设备与桥的定义
25．1．1　简单设备
25．1．2　桥
25．2　简单设备：顺序规则与死锁
25．2．1　简单设备的顺序规则
25．2．2　与简单设备有关的死锁
25．3　桥：顺序规则与死锁
25．3．1　简介
25．3．2　桥管理双向交通流量
25．3．3　生产者／消费者模型
25．3．4　一般顺序要求
25．3．5　延迟的交易顺序要求
25．3．6　桥顺序规则
25．3．7　锁定延迟的交易与报告写
第26章 pci bios
26．1　pci bios的用途
26．2　支持的os环境
26．2．1　概述
26．2．2　实模式
26．2．3　286保护模式（16：16）
26．2．4 386保护模式（32：32）
26．2．5　今天的os使用平模式（0：32）
26．3　确定系统是否实现32位bios
26．4　确定32位bios支持的服务
26．5　确定32位bios是否支持pci bios服务
26．6 调用pci bios
26．7 pci bios存在调用
第27章　锁定
27．1　2．2规范重新定义锁定的用法
27．2　要求锁定的情况
27．2．1　概述
27．2．2　eisa主设备起动的以主存储器为目标的锁定的交易系列
27．2．3　处理器起动以eisa存储器为目标的锁定的交易系列
27．2．4　可能的死销情况
27．3　pci解决方案：总线与资源锁定
27．3．1　lock＃信号
27．3．2　总线锁定：允许但不推荐
27．3．3　资源锁定：推荐的解决方案
27．4 64位寻址时lock＃的使用
27．5　锁定与延迟的交易
27．6　锁定规则小结
27．6．1　主设备实现规则
27．6．2　目标实现规则
第28章　compactpci与pmc
28．1　什么是compactpci
28．2　compactpci卡与pci兼容
28．3　基本pci／compactpci比较
28．4　基本定义
28．4．1　标准pci环境
28．4．2　无源底板
28．4．3　连接器基础
28．4．4　前和后面板io简介
28．4．5　compactpci卡简介
28．4．6　系统卡
28．4．7　周边卡
28．5　设计规则
28．5．1　连接器
28．5．2　系统与周边卡设计规则
28．5．3　前面板和前面板io连接器
28．5．4　底板设计规则
28．5．5　后面板io转换板
28．6　热切换能力
28．6．1　在compactpci 2．1规范中添加enum#信号
28．6．2　电气插入与拔出的不同阶段
28．6．3　要求独立的时钟线
28．6．4　三种层次的实现
28．7　关于连接器编码键的电信应用问题
28．8　pci背卡（pmc）
28．8．1　小尺寸可附加在compactpci卡上
28．8．2　规范
28．8．3　堆积高度与卡的厚度
28．8．4　pmc卡的连接器部分
28．8．5　前面板企口
28．8．6 pmc连接器
28．8．7 pmc后面板io映射到3u后面板io
28．8．8 pmc后面板io映射到6u后面板io
附录——术语表